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SmGen

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SmGen est un générateur de machine à état fini pour Verilog. Pas un outil d’entrée FSM cependant. L’entrée est comportementale verilog. SmGen génère un design basé sur synthesizabe FSM à partir de lui. Les limites d’horloge sont explicitement fournies par le concepteur.

historique de la version

  • Version files posté sur 2010-06-11
    Plusieurs correctifs et mises à jour
  • Version N/A posté sur 2010-06-11

Détails du programme

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